关于举办“VHDL/FPGA设计（高级班）”的通知

时间：2008-9-17 来源：北京教育培训中心编辑：

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随着超大规模集成电路（VLSI）技术和计算机辅助设计（CAD）技术的发展，越来越多系统设计是基于现场可编程门阵列（FPGA）的。采用FPGA器件可以将原来电路板级产品集成为芯片级产品，从而降低了功耗，提高了系统可靠性。本次的VHDL／FPGA设计（高级班）培训班，将向学员提供VHDL（硬件设计描述语言）核心原理及应用于高速FPGA的设计理念及理论与实践相结合的培训. 。学员背景为有VHDL（或Verilog)／FPGA设计经验为好。

培训内容包括VHDL的常见语法错误，编写技术及在高速数字电路的设计要点与难点分析；VHDL在FPGA设计环境与仿真环境中特点及常见设计误区；系统级FPGA设计流程和设计验证理论和相关工具的使用（包括仿真软件ModuleSim,逻辑编辑软件XST和FPGA布线软件Project Navigator/Place and Route); TestBench 编写技术（如外部数据文件为测试源输入）；静态时间分析及FPGA布线时间约束对高速FPGA设计的影响；Chipscope在FPGA设计后期调试中的应用等。整个课程包括大量的设计实例（如ＣＡＭ:“Content-Addressable Memory", XAUI:"10 Gigabit Attachment Unit Interface IP core) 和电路分析. 学员在FPGA课程实例设计中通过下载配置到培训班提供的实验板来实现设计检验并分享到与系统级FPGA设计相关的先进设计思想和实际的工程技术经验。

一、主办单位：东南大学射频与光电集成电路研究所
南京智工微光电子产业孵化中心
承办单位：北京国电教育培训中心

二、时间地点： 2008年10月24日—26日南京（23日报到，学习三天）

三、课程安排：

培训课程安排
Day1	上午	VHDL硬件描述语言在FPGA设计中常见错误.包括在串行语句中的并行效应，延迟在仿真和逻辑编辑中的影响，不可逻辑编辑的VHDL例句，信号和变量在VHDL中的异同，FIFO的设计要点与难点分析，全同步设计定义与难点，FPGA中的系统时钟／系统置零的设计。
Day1	下午	课堂设计实例练习（ＣＡＭ高速查找设计及分析），功能仿真（前仿），逻辑综合，布线和时间仿真（后仿, 如有时间和条件允许）。
Day2	上午	状态图及状态机的设计。静态时间分析，信号跨越时钟区域的同步电路的设计要点与难点分析。以FPGA数字电路典型控制电路为例，进行复杂电路单元基于设计要求的验证练习。
Day2	下午	XILINX ISE 标准FPGA设计平台介绍与基本设计流程学习。XST逻辑编辑使用及XILINX ISE FPGA布线软件使用, 及FPGA布线时间约束技术。
Day3	上午	testbench编写技术基础（外部数据文件为测试源输入,TEXTIO）;利用XilinxCoreGen软件生成１０Ｇ以太网ＭＡＣ核并讲解如何应用生成的VHDL核文件及它的testbench基本结构并做仿真练习。
Day3	下午	XILINX FPGA内置信号显示器(chipscope)及内置探针(probes)的应用。高速数字电路FPGA设计中时间改善分析,FPGA完整设计流程及案例,一对一答疑及难点分析。讨论VHDL，FPGA当前的设计动向和发展的趋势。

上述课程安排可根据学员在培训班前熟悉使用培训班提供的仿真软件ModuleSim,逻辑编辑软件XST和FPGA布线软件Project Navigator/Place and Route的具体情况和工作环境要求需要进行修改和调整，如有何建议请及时与我们联系，我们将尽力给予满足。

注：第三天上午课程可以选择另一种当前常用的Xilinx CoreGen生成的VHDL核文件“ＸＡＵＩ”(10G Attachment Unit Interface, 它是１０Ｇ以太网标准连接方式)作为仿真练习。

四、授课教师

主讲教师：朱明（美国雷神公司FPGA高级工程师，美国德州大学客座教授，20多年长期从事FPGA的科研，具有丰富的一线设计经验，作为主研人员完成多个大规模FPGA工程项目）

五、授课方式：

互动式教学、答题、交流。授课内容可根据学员要求适当补充，避免学院式的烦琐推导，结合实例，培养学员分析和解决工程实际问题的能力。学习结束由南京智工微光电子产业孵化中心王志功教授（东南大学射频与光电集成电路研究所所长）亲自向学员签发结业证书。

六、收费标准：1850元/人（含资料、午餐、证书、计算机操作），培训费实行五免一。

南京智工微光电子产业孵化中心北京国电教育培训中心
东南大学射频与光电集成电路研究所
2008.9.10 2008.9.10

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